CMOS邏輯係統的功耗主要與(yu) 時鍾頻率、係統內(nei) 各柵極的輸入電容以及電源電壓有關(guan) 。器件形體(ti) 尺寸減小後，電源電壓也隨之降低，從(cong) 而在柵極層大大降低功耗。這種低電壓器件擁有更低的功耗和更高的運行速度，允許係統時鍾頻率升高至千兆赫茲(zi) 級別。在這些高時鍾頻率下，阻抗控製、正確的總線終止和最小交叉耦合，帶來高保真度的時鍾信號。傳(chuan) 統上，邏輯係統僅(jin) 對一個(ge) 時鍾沿的數據計時，而雙倍數據速率 （DDR） 內(nei) 存同時對時鍾的前沿和下降沿計時。它使數據通過速度翻了一倍，且係統功耗增加極少。

　　高數據速率要求時鍾分配網絡設計要倍加小心，以此來最小化振鈴和反射效應，否則可能會(hui) 導致對邏輯器件非有意計時。圖1顯示了兩(liang) 種備選總線終止方案。第一種方案（A）中，總線終止電阻器放置於(yu) 分配網絡的末端，並連接至接地。如果總線驅動器處於(yu) 低態下，電阻器的功耗便為(wei) 零。在高態下時，電阻器功耗等於(yu) 電源電壓（VDD）平方除以總線電阻（源阻抗加端接電阻）。平均功耗為(wei) 電源電壓平方除以兩(liang) 倍總線電阻。

　　圖1 VTT 端接電壓降低一半端接功耗

　　第二種方案（B）中，端接電阻器連接至電源電壓 （VTT），電源電壓為(wei) VDD電壓的一半。電阻器功耗恒定，且與(yu) 電源電壓無關(guan) ，其等於(yu) VTT（或（Vdd/2））平方除以端接電阻。相比第一種方法，這種方法產(chan) 生的功耗僅(jin) 為(wei) 其1/2，但需要增加一個(ge) 電源。同時，它對電源的要求有些特別。首先，其輸出需要為(wei) 驅動器電壓 （VDD）的一半；其次，它需要同時輸出電流和汲取電流。當驅動器輸出電壓為(wei) 低時，電流來自VTT電源。然而，當驅動器為(wei) 高電平時，電流流入電源。最後，電源還需要在係統數據變化時在各模式之間轉換，且必須提供低源阻抗，直到接近係統的時鍾速率。

　　根據端接電阻、時鍾頻率和係統電容，確定峰值功耗相對容易。估算平均功耗要更困難一點，它可以比1/10峰值功耗低好幾倍。由於(yu) 係統為(wei) 動態且沒有真正固定不變的時鍾率，並非每個(ge) 周期都對數據計時，而且會(hui) 有一些三態的器件，因此您需要考慮所有這些因素。

　　平均電流是驗證係統測量的一個(ge) 重要數值，因為(wei) 它對確定正確的電源拓撲很重要。例如，您可能會(hui) 在開關(guan) 式電源低功耗和線性穩壓器的低成本和小體(ti) 積之間進行權衡。表1顯示了開關(guan) 式電源和線性穩壓器在組件數目、麵積要求、功耗和成本等方麵的對比情況。該表適用於(yu) 可輸出3安峰值電流的一些穩壓器。有趣的是，如果峰值電流一直存在的話，就很難處理高功耗。建立DC電流將有助於(yu) 做出正確的選擇。很明顯，從(cong) 各個(ge) 方麵來看，線性穩壓器都是更佳的選擇。

　　表1 線性方法體(ti) 積更小、成本更低但不如開關(guan) 式電源高效。

　　DDR電源麵臨(lin) 的一個(ge) 巨大挑戰是在高瞬態負載極端情況下如何控製輸出電壓。如表1所示，線性方法擁有比開關(guan) 方法更寬的控製帶寬。因此，它使用更小的電容器來控製輸出阻抗。例如，3安負載下要將輸出控製在40mV以內(nei) ，交叉頻率的輸出阻抗需要小於(yu) 0.013 Ohms，相當於(yu) 約10 uF電容。50kHz下線性控製環路關(guan) 閉的開關(guan) 式電源使用200uF的電容，從(cong) 而帶來更多的成本和電路板麵積。

　　總之，DDR內(nei) 存通過同時對時鍾兩(liang) 個(ge) 沿的數據計時提高了係統速度，帶來更高的數據傳(chuan) 輸速度。由於(yu) 是高頻運行，要求使用端接電阻器來降低電壓反射。通過將一端同一半電源電壓的電壓連接，可以最小化端接的損耗。這種電源需要能夠輸出或者汲取電流，同時還必須具有高交叉頻率，來最小化電容器要求。如果升高的功耗在可接受範圍以內(nei) ，則端接電源的線性穩壓器方法可以節省成本和減小體(ti) 積。