汽車在給人們(men) 生活帶來便利的同時也帶來了交通事故。其中超速行駛是造成交通事故的重要隱患之一。據研究表明，目前針對車輛超速行駛情況的道路抓拍係統中所使用的圖像傳(chuan) 感器大多為(wei) 小麵陣器件，普遍為(wei) 100萬(wan) ～200萬(wan) 像素,從(cong) 而導致抓拍圖像的像素比較低、能夠同時抓拍的車道數較少等等問題。麵對這一係列問題，大麵陣的圖像傳(chuan) 感器便逐漸成了人們(men) 關(guan) 注的熱點。在設計過程中，分析了具有500萬(wan) 像素的CMOS圖像傳(chuan) 感器MT9P401的工作模式,選用QuartusⅡ做為(wei) 開發工具，使用Verilog HDL語言對驅動電路設計方案進行了硬件描述，並對所設計的驅動時序進行仿真和驗證。

1 MT9P401圖像傳(chuan) 感器介紹

1.1 主要特點

MT9P401是Micron公司的一款具有500萬(wan) 像素的CMOS圖像傳(chuan) 感器。該芯片的主要特點有：圖像分辨率為(wei) 2 592 H×1 944 V，像元尺寸為(wei) 5.7 mm×4.28 mm，最大傳(chuan) 輸速率為(wei) 96 Mb/s，相應的采樣速率為(wei) 14 f/s，動態範圍為(wei) 70.1 dB。

MT9P401圖像傳(chuan) 感器將像素矩陣、串行接口、陣列控製器、A/D轉換電路等集成在一起。當MT9P401的像素矩陣受到光照時，由於(yu) 光電效應使光信號轉變為(wei) 電信號，由此產(chan) 生的模擬信號傳(chuan) 送至內(nei) 部A/D轉換器，輸出相應的數字信號。控製像素矩陣的信號由矩陣控製器產(chan) 生，矩陣控製器通過串行接口操作。

1.2 電子曝光方式

MT9P401圖像傳(chuan) 感器有兩(liang) 種電子曝光方式，分別對應兩(liang) 種不同的快門模式。

(1)電子卷簾快門(Electronic Rolling Shutter)：對任一像素，在曝光開始時將其清零，等待曝光時間過後，將信號值讀出。數據的讀出是串行的，所以清零、曝光、讀出也隻能逐行順序進行，通常是從(cong) 上至下，和機械的焦平麵快門非常像。此曝光方式的特點是每個(ge) 像素曝光時長相同，但曝光時間點不同。

(2)全局快門(Global Shutter／Snapshot Shutter)：每個(ge) 像素點增加了采樣保持單元，在指定時間內(nei) 對數據進行采樣，然後順序讀出，這樣雖然後讀出的像素仍然進行曝光，但存儲(chu) 在采樣保持單元中的數據卻並未改變。因圖像的積分時間相等，所以每個(ge) 像素點在同一瞬間曝光。此曝光方式的特點是能同時複位所有像素，但曝光時長不同，可用機械快門實現同時結束曝光。

1.3 像素數據讀出時序分析

MT9P401圖像傳(chuan) 感器共有256個(ge) 內(nei) 部寄存器，內(nei) 部寄存器的設置決(jue) 定了MT9P401的工作狀態。MT9P401與(yu) 外部控製器的通信依靠I2C總線[1]，在I2C總線協議下輸出每一幀圖像數據。默認情況下，MT9P401的像素時鍾與(yu) 外部輸入時鍾同步，MT9P401一幀圖像的像素包括1 944行和2 592列，每經過一個(ge) 像素時鍾周期，都有一個(ge) 12 bit的像素數據通過數據輸出引腳輸出，幀有效信號(Frame_Valid)的周期為(wei) 70 ms，行有效信號(Line_Valid)的周期為(wei) 35 μs。當幀有效信號(Frame_Valid)和行有效信號(Line_Valid)均為(wei) 高電平時，輸出像素數據。當幀有效信號(Frame_Valid)為(wei) 低電平時，出現垂直消隱。當行有效信號(Line_Valid)為(wei) 低電平時，出現水平消隱。像素數據讀出時序如圖1所示。


2 電路設計

2.1 電路硬件設計

電路硬件由電源模塊、時鍾模塊、CMOS圖像傳(chuan) 感器與(yu) FPGA通信模塊構成。

(1)電源模塊

CMOS圖像傳(chuan) 感器部分按照MT9P401數據手冊(ce) 上的要求應提供5種電源，分別為(wei) ：+1.8 V的數字電源VDD、+2.8 V的IO口驅動電源VDDIO、+2.8 V的模擬電源VAA、+2.8 V的成像核心電源VDDPIX、+2.8 V的鎖相環電源VDDPLL。FPGA部分按照EP2C8T144C8數據手冊(ce) 要求提供3種電源，分別為(wei) +1.2 V的數字電源VDD、+3.3 V的IO口驅動電源VDDIO、+1.2 V的模擬電源VAA。

由於(yu) CMOS圖像傳(chuan) 感器的供電電源需要有較高的紋波抑製和噪聲，同時輸出壓降要低，結合設計低成本、低功耗等因素，在電源部分選擇TI公司的單端輸出LDO[2]（TPS77001、TPS79003）作為(wei) 供電模塊。LDO的工作原理是通過負反饋調整輸出電流使輸出電壓保持不變。LDO是一個(ge) 降壓型的DC/DC轉換器，因此Vin>Vout，它的工作效率可以用式(1)表示：

LDO的工作效率一般在60%～75%之間，產(chan) 生的靜態電流較小。

(2)時鍾模塊

時鍾是整個(ge) 電路中最重要、最特殊的信號，電路中各器件的動作基本在時鍾的跳變沿上進行，這就對係統時鍾信號的時延差要求非常小，否則容易造成時序邏輯狀態的錯誤。因而在電路設計中保持時鍾信號的穩定性有著非常重要的意義(yi) 。在本設計中，FPGA的控製時鍾由外部50 MHz的有源晶振提供。為(wei) 了防止振蕩器幹擾電源，在有源晶振旁加上104去耦電容。CMOS圖像傳(chuan) 感器的外部輸入時鍾EXTCLK需要100 MHz，其由FPGA中的PLL[3]倍頻得到。

(3)CMOS圖像傳(chuan) 感器與(yu) FPGA通信模塊

MT9P401圖像傳(chuan) 感器的內(nei) 部寄存器決(jue) 定了圖像傳(chuan) 感器的工作狀態，在圖像傳(chuan) 感器複位後，需要對這些內(nei) 部寄存器進行配置，從(cong) 而需要選用合理的外部控製器對其內(nei) 部寄存器進行相關(guan) 讀寫(xie) 操作。本設計選用Altera公司生產(chan) 的EP2C8T144C8作為(wei) MT9P401圖像傳(chuan) 感器的外部控製器，其有足夠的邏輯容量、PLL和I/O數量。通過EP2C8T144C8對MT9P401的內(nei) 部寄存器進行設置，配置方式采用串行模式，通信協議采用I2C總線傳(chuan) 輸協議，從(cong) 而驅動出MT9P401的幀有效信號(Frame_Valid)和行有效信號(Line_Valid)。

除此之外，考慮到數字係統設計中的信號完整性(Signal Integrity，SI)、電源完整性(Power Integrity，PI)和電磁完整性(Electromagnetic Integrity,EMI)，在PCB板布線過程中盡量避免過孔，采用差分對設計走線，增加PCB電源/地平麵的層數，等等，使設計整體(ti) 的性能達到最優(you) 狀態。

2.2 電路軟件設計

根據具體(ti) 應用環境，選用MT9P401的電子卷簾快門模式作為(wei) 圖像采樣模式。為(wei) 了采集到連續的幀有效信號(Frame_Valid)和行有效信號(Line_Valid)，通過I2C總線對MT9P401內(nei) 部的(11)H和(30)H兩(liang) 個(ge) 寄存器分別進行設置，其餘(yu) 內(nei) 部寄存器保持默認值。整個(ge) 程序采用Verilog HDL語言編寫(xie) ，采用自頂向下的設計方法，根據MT9P401的驅動時序分析劃分功能模塊，將各個(ge) 輸入輸出信號分配給相應功能模塊，並對各功能模塊進行Verilog HDL設計輸入以及仿真。各功能模塊的功能都實現後，再完成頂層的Verilog HDL設計輸入以及仿真。整個(ge) 程序主要包括時鍾產(chan) 生模塊和I2C總線控製模塊[4]兩(liang) 部分。

時鍾產(chan) 生模塊主要提供I2C總線的串行時鍾SCL和CMOS圖像傳(chuan) 感器的外部輸入時鍾EXTCLK。由於(yu) I2C總線協議一般有3種速度模式：正常速度模式100 kb/s、快速模式400 kb/s、高速模式3.5 Mb/s[5]。設計中采用速度模式為(wei) 500 kb/s，FPGA的外部輸入時鍾為(wei) 50 MHz，所以I2C總線的串行時鍾SCL需由FPGA分頻得到，通過設計時鍾計數器的方式來編寫(xie) 時鍾分頻程序。CMOS圖像傳(chuan) 感器的外部輸入時鍾EXTCLK需要較高的穩定性，為(wei) 了產(chan) 生合理的時鍾信號，利用Altera的IP工具，在QuartusⅡ軟件中通過MegaWizard設計一個(ge) PLL倍頻時鍾，使其輸出頻率為(wei) 100 MHz，滿足CMOS圖像傳(chuan) 感器的外部輸入時鍾要求。

I2C總線控製模塊是程序設計的核心模塊，主要完成控製I2C總線上主從(cong) 設備的起始、讀寫(xie) 、停止等狀態的轉換。首先對EP2C8T144C8的內(nei) 部寄存器進行初始化，此時如果寫(xie) 使能信號(wr_enable)為(wei) 高，則EP2C8T144C8向MT9P401發送從(cong) 器件寫(xie) 地址(BA)H，收到響應位後發送需要進行寫(xie) 操作的MT9P401的內(nei) 部寄存器地址，收到響應位後繼續發送需要寫(xie) 入寄存器的數據。若寫(xie) 使能信號(wr_enable)為(wei) 低，則開始對MT9P401的內(nei) 部寄存器進行讀操作。其程序流程如圖2所示。#p#分頁標題#e#


3 電路仿真與(yu) 實現

本設計選用Altera公司的QuartusⅡ6.0軟件工具進行開發。通過QuartusⅡ6.0建立係統工程文件，根據設計要求設置文件類型和參數，在工程文件下建立各個(ge) 功能模塊的Verilog HDL文件，再對整體(ti) 進行編譯、綜合和仿真，然後下載配置到EP2C8T144C8中進行板級調試[6]。

如圖3所示，I2C總線控製仿真時序一共包含兩(liang) 個(ge) 輸入端和三個(ge) 輸出端的波形狀況。其中EP2C8T144C8的控製時鍾CLK為(wei) 50 MHz，MT9P401的輸入時鍾EXTCLK為(wei) 100 MHz，複位信號RST為(wei) 高電平，I2C的串行時鍾SCL為(wei) 500 kHz。同時通過I2C的串行數據線SDA依次對MT9P401內(nei) 部的(11)H和(30)H兩(liang) 個(ge) 寄存器進行配置，配置過程遵循I2C總線傳(chuan) 輸協議。

對EP2C8T144C8下載配置完成後，用示波器探頭測量MT9P401的幀有效信號(Frame_Valid)和行有效信號(Line_Valid)輸出引腳，查看輸出波形，如圖4和圖5所示。從(cong) 圖中可以看到有連續的幀有效信號和行有效信號輸出，而且幀有效信號的周期約為(wei) 70 ms，行有效信號的周期約為(wei) 35 μs，符合MT9P401的驅動時序要求，說明FPGA完成了對MT9P401的驅動設置。

實測數據證明I2C總線控製時序設計正確，MT9P401圖像傳(chuan) 感器在I2C總線控製作用下，工作狀態正常，能夠輸出有效的數據信號。同時結合複雜可編程邏輯器件使設計的驅動電路具有集成度高、功耗低、速度快、接口方便等優(you) 點，為(wei) 基於(yu) 大麵陣CMOS圖像傳(chuan) 感器的抓拍相機係統的研究提供了可能性。另外FPGA的可編程性和Verilog HDL編程語言的可移植性，使得該設計具有更加廣範的應用價(jia) 值。