引 言

　　隨著單片機的頻率和集成度、單位麵積的功率及數字信號速度的不斷提高，而信號的幅度卻不斷降低，原先設計好的、使用很穩定的單片機係統，現在可能出現莫名其妙的錯誤，分析原因，又找不出問題所在。另外，由於(yu) 市場的需求，產(chan) 品需要采用高速單片機來實現，設計人員如何快速掌握高速設計呢？

　　硬件設計包括邏輯設計和可靠性的設計。邏輯設計實現功能。硬件設計工程師可以直接通過驗證功能是否實現，來判定是否滿足需求。這方麵的資料相當多，這裏就不敘述了。硬件可靠性設計，主要表現在電氣、熱等關(guan) 鍵參數上。我將這些歸納為(wei) 特性阻抗、SI、PI、EMC、熱設計等5個(ge) 部分。

　　1 特性阻抗

　　近年來，在數字信號速度日漸增快的情況下，在印製板的布線時，還應考慮電磁波和有關(guan) 方波傳(chuan) 播的問題。這樣，原來簡單的導線，逐漸轉變成高頻與(yu) 高速類的複雜傳(chuan) 輸線了。

　　在高頻情況下，印製板（PCB）上傳(chuan) 輸信號的銅導線可被視為(wei) 由一連串等效電阻及一並聯電感所組合而成的傳(chuan) 導線路，如圖1所示。隻考慮雜散分布的串聯電感和並聯電容的效應，會(hui) 得到以下公式：

　　式中Z0即特性阻抗，單位為(wei) Ω。

　　PCB的特性阻抗Z0與(yu) PCB設計中布局和走線方式密切相關(guan) 。影響PCB走線特性阻抗的因素主要有：銅線的寬度和厚度、介質的介電常數和厚度、焊盤的厚度、地線的路徑、周邊的走線等。

　　在PCB的特性阻抗設計中，微帶線結構是最受歡迎的，因而得到最廣泛的推廣與(yu) 應用。最常使用的微帶線結構有4種：表麵微帶線（surface microstrip）、嵌入式微帶線（embedded microstrip）、帶狀線（stripline）、雙帶線（dual-stripline）。下麵隻說明表麵微帶線結構，其它幾種可參考相關(guan) 資料。表麵微帶線模型結構如圖2所示。

　　Z0的計算公式如下：

　　對於(yu) 差分信號，其特性阻抗Zdiff修正公式如下：

　　公式中：

　　——PCB基材的介電常數；

　　b——PCB傳(chuan) 輸導線線寬；

　　d1——PCB傳(chuan) 輸導線線厚；

　　d2——PCB介質層厚度；

　　D——差分線對線邊沿之間的線距。

　　從(cong) 公式中可以看出，特性阻抗主要由、b、d1、d2決(jue) 定。通過控製以上4個(ge) 參數，可以得到相應的特性阻抗。

　　2 信號完整性（SI）

　　SI是指信號在電路中以正確的時序和電壓作出響應的能力。如果電路中的信號能夠以要求的時序、持續時間和電壓幅度到達IC，則該電路具有較好的信號完整性。反之，當信號不能正常響應時，就出現了信號完整性問題。從(cong) 廣義(yi) 上講，信號完整性問題主要表現為(wei) 5個(ge) 方麵：延遲、反射、串擾、同步切換噪聲和電磁兼容性。

　　延遲是指信號在PCB板的導線上以有限的速度傳(chuan) 輸，信號從(cong) 發送端發出到達接收端，其間存在一個(ge) 傳(chuan) 輸延遲。信號的延遲會(hui) 對係統的時序產(chan) 生影響。在高速數字係統中，傳(chuan) 輸延遲主要取決(jue) 於(yu) 導線的長度和導線周圍介質的介電常數。

　　當PCB板上導線（高速數字係統中稱為(wei) 傳(chuan) 輸線）的特征阻抗與(yu) 負載阻抗不匹配時，信號到達接收端後有一部分能量將沿著傳(chuan) 輸線反射回去，使信號波形發生畸變，甚至出現信號的過衝(chong) 和下衝(chong) 。如果信號在傳(chuan) 輸線上來回反射，就會(hui) 產(chan) 生振鈴和環繞振蕩。

　　由於(yu) PCB板上的任何兩(liang) 個(ge) 器件或導線之間都存在互容和互感，因此，當一個(ge) 器件或一根導線上的信號發生變化時，其變化會(hui) 通過互容和互感影響其它器件或導線，即串擾。串擾的強度取決(jue) 於(yu) 器件及導線的幾何尺寸和相互距離。

　　信號質量表現為(wei) 幾個(ge) 方麵。對於(yu) 大家熟知的頻率、周期、占空比、過衝(chong) 、振鈴、上升時間、下降時間等，在此就不作詳細介紹了。下麵主要介紹幾個(ge) 重要概念。

　　①高電平時間（high time），指在一個(ge) 正脈衝(chong) 中高於(yu) Vih_min部分的時間。

　　②低電平時間（low time），指在一個(ge) 負脈衝(chong) 中低於(yu) Vil_max部分的時間，如圖3所示。

　　③建立時間（setup time），指一個(ge) 輸入信號（input signal）在參考信號（reference signal）到達指定的轉換前必須保持穩定的最短時間。

　　④保持時間（hold time），是數據在參考引腳經過指定的轉換後，必須穩定的最短時間，如圖4所示。

　　⑤建立時間裕量（setup argin），指所設計係統的建立時間與(yu) 接收端芯片所要求的最小建立時間的差值。

　　⑥保持時間裕量（hold argin），指所設計係統的保持時間與(yu) 接收端芯片所要求的最小保持時間之間的差值。

　　⑦時鍾偏移（clock skew），指不同的接收設備接收到同一時鍾驅動輸出之間的時間差。

　　⑧Tco（time clock to output，時鍾延遲），是一個(ge) 定義(yi) 包括一切設備延遲的參數，即Tco=內(nei) 部邏輯延遲 （internal logic delay） + 緩衝(chong) 器延遲（buffer delay）。

　　⑨最大經曆時間（Tflightmax），即final switch delay，指在上升沿，到達高閾值電壓的時間，並保持高電平之上，減去驅動所需的緩衝(chong) 延遲。

　　⑩最小經曆時間（Tflightmin），即first settle delay，指在上升沿，到達低閾值電壓的時間，減去驅動所需的緩衝(chong) 延遲。

　　時鍾抖動（clock jitter），是由每個(ge) 時鍾周期之間不穩定性抖動而引起的。一般由於(yu) PLL在時鍾驅動時的不穩定性引起，同時，時鍾抖動引起了有效時鍾周期的減小。

　　串擾（crosstalk）。鄰近的兩(liang) 根信號線，當其中的一根信號線上的電流變化時（稱為(wei) aggressor，攻擊者），由於(yu) 感應電流的影響，另外一根信號線上的電流也將引起變化（稱為(wei) victim，受害者）。

　　SI是個(ge) 係統問題，必須用係統觀點來看。以下是將問題的分解。

　　◆ 傳(chuan) 輸線效應分析：阻抗、損耗、回流……

　　◆ 反射分析：過衝(chong) 、振鈴……

　　◆ 時序分析：延時、抖動、SKEW……

　　◆ 串擾分析

　　◆ 噪聲分析：SSN、地彈、電源下陷……

　　◆ PI設計：確定如何選擇電容、電容如何放置、PCB合適疊層方式……

　　◆ PCB、器件的寄生參數影響分析

　　◆ 端接技術等