知識豐(feng) 富的高速PCB設計者們(men) 可以容易地察覺形成連續地的難度，並且想象某處該有地，盡管想象中的地根本就不存在。在PCB上，導線和/或印刷線(runs)看上去好像是完好的地，可是在高速或高頻電路裏卻成為(wei) 電感或捉摸不定的東(dong) 西。“接地”是大部分最初接觸高速電路設計者們(men) 最集中的問題。下麵我們(men) 針對高速電路的接地設計做簡單探討。

　　一、 印製電路板(ＰＣＢ)上的地線處理

　　係統中的每個(ge) ＰＣＢ應至少有一個(ge) 地線層理論上一個(ge) 雙麵板應該將一麵作為(wei) 地層線,而另一麵作相互連接用,但在實際中,這是不可能的,因為(wei) 地線層中的局部要用於(yu) 信號和電源的交叉及過孔盡管如此,保留區域應盡可能大,至少為(wei) 75%,同時應確保沒有被單獨隔離的地層區域板上ＩＣ的接地引腳應直接焊接到地線層以減少串行電感電源端與(yu) 地端應安裝低電感陶瓷表麵貼片式退耦電容如果采用引腳電容,其引腳必須小於(yu) 1ｍｍ,同時也要求鐵氧體(ti) 墊圈在多板卡係統中,減小接地阻抗的最好方法是利用另一塊ＰＣＢ作為(wei) 底板(母板)以實現各板之間的聯接,因此要提供一個(ge) 連續的地線層到母卡ＰＣＢ連接器中有30～40%的管腳分配給地線,而且這些引腳應該連接到底板的母卡上底板上的地線層與(yu) 機架地多點連接,以擴散接地電流的返回路徑地線與(yu) 金屬機架之間良好的連接是至關(guan) 重要的,要求自攻金屬螺釘或齧形墊圈特別注意的是經陽極化處理的鋁材機架,由於(yu) 其表麵是絕緣的對於(yu) 具有大量數字電路的高速係統,要求從(cong) 物理上將敏感的模擬器件與(yu) 有噪聲的數字器件分離,且信號走線盡可能短對於(yu) 模擬、數字混合的ＰＣＢ板應有相互分離的地線,且二者不能相義(yi) 叉,以防止電容耦合對於(yu) 底板也要求模擬地與(yu) 數字地分離數字地、模擬地、電源地及係統地之間的最終連接應采用多總線帶或寬銅釘以減小電阻和感抗每板的模、數地之間應並接兩(liang) 背靠背的肖特基二極管,以防板卡在插拔時在兩(liang) 地之間形成直流壓差隻要注意係統布局布線,防止信號間的相互幹擾就可以減小噪聲如果使用地線層,在大多數情況下能對靈敏信號的交叉起屏蔽作用另外,係統中連接器上的所有信號走線必須采用並行方式,以方便實現與(yu) 地線引腳的分離,從(cong) 而減小相互間的耦合;應盡量采用多地線引腳以減小信號板和底板之間的地阻抗,實現信號線的分離。

　　二、 　模擬數字混合器件的地線處理

　　象運算放大器、基準源等模擬器件應與(yu) 模擬地之間退耦,而ＡＤ、ＤＡＣ以及混合ＩＣ也應看作模擬器件並與(yu) 模擬件之間退耦此類內(nei) 部既有模擬電路又有數字電路的ＩＣ,由於(yu) 數字電流的迅速改變將產(chan) 生一電壓並無疑會(hui) 通過分布電容耦合到模擬電路同時在ＩＣ的引腳之間不可避免地存在約0.2ＰＦ的分布電容,因此其模擬地與(yu) 數字地通常保持分離以避免數字信號耦合到模擬電路然而,為(wei) 防止進一步耦合,ＡＧＮＤ與(yu) ＤＧＮＤ應在外部以最短距離連接到模擬地在ＧＮＤ連接處任何額外的阻抗都將引起數字噪聲,同理也將通過分布電容耦合到模擬電路ＩＣ的ＤＧＮＤ引腳告訴我們(men) 該引腳在內(nei) 容連接到ＩＣ的數字地,而不是指該引腳必須連接到係統的數字地通過減小轉換器數字端口的扇出,可以保持轉換器在瞬變狀態邏輯轉換的相對獨立,也可以使任何進入轉換器模擬端口的潛在耦合減少為(wei) 隔離轉74換器數據總線上的噪聲,最好的辦法是在其數據端口放置一緩衝(chong) 鎖存器緩衝(chong) 鎖存器應與(yu) 另一數字電路共地,並且耦合到ＰＣＢ板的數字地線上由於(yu) 數字抗噪聲度約為(wei) 數百或數千毫伏,因此數字地和模擬地之間的噪聲減小應主要針對轉換器的數字接口模擬電路與(yu) 數字電路一般要求單獨供電轉換器的電源管腳應該與(yu) 模擬地之間接退耦電容,邏輯電路的電源引腳應與(yu) 數字地之間退耦如果數字供電電源相對沒有幹擾,也可用來作模擬電路的供電電源,但這種應用應謹慎。

　　三、 　采樣時鍾電路的地線處理

　　采樣時鍾產(chan) 生器電路也應考慮接地問題,並且與(yu) 模擬地之間的退耦電容要更大一些采樣時鍾的相位噪聲會(hui) 降低係統的ＳＮＲ由於(yu) 采樣時鍾的抖動會(hui) 調製輸入信號,增加噪聲並引起基準畸變,因此應采用低相位噪聲的晶振作為(wei) 采樣時鍾采樣時鍾產(chan) 生器應與(yu) 數字電路隔離並退耦到模擬地理論上在具有分散地的係統中,采樣時鍾產(chan) 生器應以模擬地作為(wei) 參考,然而由於(yu) 係統的各種製約,這種作法不總是能實現在許多情況下,采樣時鍾是通過對基於(yu) 數字地的高頻係統時鍾分頻得到的,如果將基於(yu) 數字地的時鍾信號傳(chuan) 遞到基於(yu) 模擬地的ＡＤＣ,兩(liang) 種地之間的噪聲將直接疊加到時鍾信號上並產(chan) 生過大的抖動,這種抖動將降低ＳＮＲ並產(chan) 生不希望的諧波可以利用ＲＦ傳(chuan) 輸與(yu) 差動傳(chuan) 輸加以改善,差分接收和差分驅動應采用發射極耦合邏輯電路(ＥＣＬ)以減小相位抖動。

　　四、 結束語

　　除了接地規則外高速電路的設計人員還必須考慮電源的規則,以便得到最佳結果.必須對每根引入高速電路或者獲取數據電路的電源線在它的返回地線上認真地退耦，以防止噪聲進入電路.電路板設計中應大方地使用0.01到0.1UF的陶瓷電容,把它們(men) 放在盡可能靠近要退耦的器件或者電路處.還有,至少給每個(ge) 電源線加一個(ge) 3到20uF高質量的鉭電容,安放在盡可能靠近電源進線的引線腳處,以防止可能的低頻大紋波傳(chuan) 出電路卡。