芯科技消息（文/方中同）隨著半導體(ti) 製程技術麵臨(lin) 摩爾定律考驗，不少新一代高速運算芯片開始采用芯片堆棧架構，並整合多種不同的芯片來擴充功能與(yu) 效能，讓異質整合成為(wei) 不可逆的趨勢。為(wei) 此，國際半導體(ti) 產(chan) 業(ye) 協會(hui) 宣布成立測試產(chan) 業(ye) 委員會(hui) ，期望鞏固半導體(ti) 高端應用可靠度最後防線。

SEMI號召成立的測試產(chan) 業(ye) 委員會(hui) ，包括聯發科、台積電、聯電、日月光、矽品、京元電子，以及國際大廠英特爾(Intel)、恩智浦(NXP)、泰瑞達(Teradyne)、愛德萬(wan) 測試(Advantest)、福達電子(FormFactor)、美科樂(le) 電子(MJC)、新思科技(Synopsys)、益華計算機(Cadence)、明導國際(Mentor)等一同參與(yu) 。

另外，學研界如台灣清華大學等也加入產(chan) 業(ye) 價(jia) 值鏈中，SEMI指出，希望結合各界專(zhuan) 家、廠商建構完整產(chan) 業(ye) 生態圈，為(wei) 共同麵臨(lin) 的技術挑戰找到對策，同時培育擁有下一代測試專(zhuan) 長人才。

移動、高效能運算、汽車和物聯網4大領域成為(wei) 推動半導體(ti) 未來成長的新顯學，加上這些應用也帶動人工智能（AI）及5G快速成長，多功、高效能芯片需求倍增。

SEMI分析，整合在同一封裝中的芯片數量越多，結構越複雜，不僅(jin) 使找出個(ge) 別不良芯片難度提高，元件間兼容性與(yu) 互連也為(wei) IC成品可靠度加入許多不確定因子。此外，先進製程成本控製壓力與(yu) 縮短的上市周期，更顛覆傳(chuan) 統測試方法。

觀察測試產(chan) 業(ye) 趨勢，傳(chuan) 統單一元件個(ge) 別測試(Final Test)重要性已被晶圓級測試(Wafer Level Test)及係統級測試(System Level Test)取代。SEMI認為(wei) ，過去以設計角度來提高信號可控製性和可觀察性(Design for Test)，恐被「Test for Design」概念所強化。

「Test for Design」強調收集測試過程中所產(chan) 生的數據，分析學習(xi) 後反饋至設計端來減少設計規範上的錯誤，並縮短開發時間。未來，設計、製造、封裝、測試將不再呈線性關(guan) 係，而是一個(ge) 不停循環優(you) 化的過程。但新型態的測試方式與(yu) 觀念也衍生了包括業(ye) 界共通測試標準與(yu) 規範、數據分享透明度及安全、測試時間與(yu) 費用優(you) 化、測試專(zhuan) 業(ye) 人才匱乏…等挑戰。

SEMI國際半導體(ti) 產(chan) 業(ye) 協會(hui) 台灣區總裁曹世綸指出，“台灣今年再度以47億(yi) 美元產(chan) 值及領先技術穩居全球半導體(ti) 測試市場之首。由於(yu) 測試不再隻是生產(chan) 流程的一環，而是扮演確保從(cong) 設計、製造到係統整合的各生產(chan) 階段都要符合質量要求，並要有效控製開發成本與(yu) 時程，半導體(ti) 產(chan) 業(ye) 急需建立一個(ge) 解決(jue) 技術瓶頸的跨界平台，進而催生具經濟規模的創新商業(ye) 模式。”