隨著9月的來臨(lin) ，科技屆年度春晚——蘋果秋季發布會(hui) 也將如約而至。不同於(yu) 前幾年，蘋果在新品保密工作上的嚴(yan) 絲(si) 合縫，這幾年隨著蘋果全球布局產(chan) 業(ye) 鏈，產(chan) 品保密的難度和可操作性近乎失衡，幾乎每年的蘋果新品都會(hui) 被提前曝光，而今年更是如此。

可即便如此，全球科技用戶，依舊對蘋果新品的到來，充滿期待。今年號稱“十三香”的iphoness係列更是早早的，從(cong) 內(nei) 部架構到外觀結構的全麵曝光。其中，代表蘋果手機核心競爭(zheng) 力的A15仿生芯片，無疑是業(ye) 界最為(wei) 關(guan) 注的焦點。

A15仿生芯片概念圖

據供應鏈消息，iphoness13（命名待定）係列內(nei) 置的全新A15仿生芯片，采用台積電最新5nm+工藝製程（N5P），是台積電目前量產(chan) 最先進的製程工藝，蘋果也是首個(ge) 該工藝下的重磅客戶，和去年iphoness12一致，蘋果為(wei) 此提前預備了超過1億(yi) 的5nm+工藝訂單量，用來全麵生產(chan) 新iphoness所需要的A15仿生芯片。

那麽(me) 問題來了，台積電5nm+工藝製程到底有何過人之處？芯片製造中，工藝製程又是什麽(me) ？今天，我們(men) 就從(cong) 新iphoness的5nm+工藝製程出發，聊一聊半導體(ti) 的工藝製程。

01工藝製程是什麽(me) ？

在了解工藝製程之前，我們(men) 需要明白芯片的工作原理，即利用半導體(ti) PN結的單向導電性原理，並利用多個(ge) 晶體(ti) 管串聯的“與(yu) ”、“或”、“非”構成邏輯門，將電信號轉化為(wei) 0、1數字信號，實現信號傳(chuan) 遞，從(cong) 而最終實現單個(ge) 電流開關(guan) 驅動數以億(yi) 計晶體(ti) 管進行工作，輸出0和1數字信號，轉化成二進製進行計算、存儲(chu) 。

圖源於(yu) 網絡

在這裏，受製於(yu) 篇幅，就不再展開關(guan) 於(yu) 半導體(ti) PN結的論述，隻需要知道它是由單質矽提煉而來，並具有單向的導電特性即可。

主要聊下能夠實現邏輯門開關(guan) 和閉合的晶體(ti) 管，了解計算機的朋友對於(yu) 這個(ge) 名詞應該不會(hui) 陌生，也大都聽過這個(ge) 故事，全球第一台計算機ENIAC，是由超過17468個(ge) 電子管、6萬(wan) 個(ge) 電阻器、1萬(wan) 個(ge) 電容器和6千個(ge) 開關(guan) 組成，每秒僅(jin) 能運行5千次加法運算；

可其後隨著晶體(ti) 管的問世，IBM公司推出IBM7090型全晶體(ti) 管大型機，計算性能得到了飛躍，運算速度達到每秒229000次，由此可見晶體(ti) 管對於(yu) 現代半導體(ti) 生態的重要性。

晶體(ti) 管經過多年工藝演變，已然從(cong) 初代需要玻璃外殼保護的稀罕物，成為(wei) 現代半導體(ti) 工藝最為(wei) 常見和最不可或缺的關(guan) 鍵器件。

晶體(ti) 管內(nei) 部

內(nei) 部示意圖

晶體(ti) 管的內(nei) 部結構，主要是由源極、漏極和位於(yu) 它們(men) 之間的柵極所組成，其中的柵極長度，便是我們(men) 常常所言的工藝尺寸，或者說工藝製程，所謂28nm、10nm乃至於(yu) 7nm，都是描述從(cong) 源極到漏極之間柵極長度，業(ye) 界稱之為(wei) Gate Length。

02工藝製程演變方向

根據芯片工作原理，我們(men) 其實能夠知曉，芯片響應速度快慢，取決(jue) 於(yu) 單個(ge) 晶體(ti) 管內(nei) 部兩(liang) 級之間的電荷流動速度，為(wei) 了加速流動，一方麵我們(men) 能夠增加更多的晶體(ti) 管數量，讓電荷快速在不同晶體(ti) 管中流轉起來，另一方麵更需要在單個(ge) 晶體(ti) 管內(nei) 部不斷縮短阻礙在兩(liang) 級之間的柵極長度，也就Gate Length。

以上兩(liang) 個(ge) 方向，也就構成了當今世界各大半導體(ti) 大廠各大工藝製程的主要延展方向，即不斷提升芯片內(nei) 部的晶體(ti) 管數量，也就是單位空間內(nei) 的密度問題，同時更要不斷縮短單位晶體(ti) 管內(nei) 部的Gate Length，加速電荷流動。

顯微鏡下晶體(ti) 管排列（圖源於(yu) 網絡）

當然值得注意的是，“工藝製程=柵極長度”，工藝製程等同於(yu) 物理尺寸的說法，實際上從(cong) 350nm之後，已然失效。那是源於(yu) ，隨著工藝製程推進，Gate Length物理尺寸的縮小已然沒有規律可言，但部分業(ye) 界從(cong) 業(ye) 者（沒錯就是三星、台積電）為(wei) 了延續此前每隔一代大約能縮小0.7的規律，把後續的工藝製程，全都按照0.7的倍數進行縮小後命名。

舉(ju) 個(ge) 例子28nm工藝製程後一代製程，即28*0.7約等於(yu) 22，於(yu) 是下一代工藝製程便被命名為(wei) 22nm，接下來的14nm，乃至於(yu) 10nm，7nm都是按照這個(ge) 規律命名。

03晶體(ti) 管密度才是關(guan) 鍵

那麽(me) 既然後續命名和Gate Length物理尺寸沒有任何聯係，業(ye) 界又是如何判定不同廠商之間的工藝帶差呢？

那便是芯片內(nei) 部的晶體(ti) 管密度，通過對比芯片內(nei) 部的晶體(ti) 管密度多少，即可判定是否屬於(yu) 先進工藝或是同一工藝。

在這裏，我們(men) 可以例舉(ju) Intel 10nm工藝製程，根據公開消息，Intel 10nm工藝製程雖然在命名上不如台積電7nm工藝、三星7nm工藝製程響亮，可在晶體(ti) 管密度方麵，Intel 10nm遠超台積電7nm工藝（DUV）和三星7nm（DUV），僅(jin) 次於(yu) 用EUV光刻機研發的台積電7nm+工藝。

由此可以看出，Intel 10nm和同期台積電、三星等廠商工藝製程屬於(yu) 同一水平，隻是在命名上的不激進，導致被很多用戶笑談“擠牙膏”。

圖源於(yu) 互聯網

04關(guan) 於(yu) 台積電N5+工藝

了解了工藝製程，回過頭，再來看看台積電這次為(wei) 新iphoness準備5nm+，到底又是何方神聖。

實際上，相較於(yu) 火熱的iphoness參數，關(guan) 於(yu) 台積電5nm+製程工藝消息，透露的並不多，我們(men) 可以試圖從(cong) 台積電5nm工藝一窺究竟。

此前，台積電總裁魏哲家就在技術論壇上表示，相較上一代7nm，5nm製程速度提升近15%，功耗則降低了30%，晶體(ti) 管密度提升80%，妥妥的是新一代工藝製程，而該工藝也被首先運用在iphoness12之上，根據官方數據，采用台積電N5工藝的A14仿生芯片，內(nei) 置118億(yi) 個(ge) 晶體(ti) 管，晶體(ti) 管多了近30多億(yi) ，而CPU性能提升40%，而GPU則提升了近50%。

至於(yu) 5nm+製程工藝，根據消息人士推測，將在5nm工藝的基礎上，帶來5%的額外速度提升和10%的功率提升。

至於(yu) 具體(ti) 提升，讓我們(men) 拭目以待吧。