電路板設計中，為(wei) 了盡量減少串擾，微帶線和帶狀線的布線可以遵循幾種指導原則。對於(yu) 雙帶線版圖，布線是在兩(liang) 層內(nei) 板上進行，兩(liang) 麵都有一個(ge) 電壓參考麵，這時最好所有鄰近層板的導線都采用正交布線技術，盡量增大兩(liang) 個(ge) 信號層之間的介質材料厚度，並最小化每個(ge) 信號層與(yu) 其鄰近參考平麵間的距離，同時保持所需要的阻抗。

　　微帶線或帶狀線布線指導原則

　　線跡間距至少三倍於(yu) 電路板布線層間介質層的厚度；最好使用仿真工具預先模擬其行為(wei) 。

　　對臨(lin) 界高速網絡用差分代替單端拓撲，以把共模噪聲的影響減至最小。在設計限度內(nei) ，盡量匹配差分信號路徑的正負引腳。

　　減小單端信號的耦合效應，留有適當間隔(大於(yu) 三倍的線跡寬度)，或者是在不同板層上布線(鄰近層布線彼此正交)。此外，使用仿真工具也是滿足間距要求的一個(ge) 好辦法。

　　把信號端接信號間的並行長度減至最短。

　　同時轉換噪聲

　　時鍾和I/O數據速率提高時，輸出轉換次數相應減少，信號路徑放電充電期間的瞬態電流隨之增大。這些電流可能造成板級接地彈跳現象，即接地電壓/Vcc瞬間上升/下降。非理想電源的大瞬態電流會(hui) 導致Vcc的瞬間下降(Vcc下降或凹陷)。下麵給出了幾條很好的板設計規則，有助於(yu) 減少這些同時轉換噪聲的影響。

可用I/O被完全利用時推薦的信號

圖為(wei) 可用I/O被完全利用時推薦的信號、電源和接地層數目。

　　把不用的I/O引腳配置為(wei) 輸出引腳，並低電壓驅動，以減小接地彈跳。

　　盡量減少同時轉換輸出引腳的數目，並使它們(men) 在整個(ge) FPGA I/O部分均勻分配。

　　不需要高邊緣速率時，FPGA輸出端選用低壓擺率。

　　把Vcc安插到多層板的接地平麵之間，以消除高速線跡對各層的影響。

　　把全部板層都用於(yu) Vcc和接地可使這些平麵的電阻和電感最小，從(cong) 而提供一個(ge) 電容和噪聲更低的低電感源，並在鄰近這些平麵的信號層上返回邏輯信號。

　　預加重、均衡

　　最先進的FPGA所具有的高速收發器能力，讓它們(men) 成為(wei) 高效的可編程係統級芯片元件，同時也為(wei) 電路板設計人員帶來了獨特的挑戰。一個(ge) 關(guan) 鍵問題，尤其與(yu) 版圖有關(guan) 的，是與(yu) 頻率相關(guan) 的傳(chuan) 輸損耗，主要由趨膚效應和介電損耗引起。當高頻信號在導體(ti) 表麵(比如PCB跡線)傳(chuan) 輸時，由於(yu) 導線的自感，就會(hui) 產(chan) 生趨膚效應。這種效應減小了導線的有效傳(chuan) 導麵積，削弱了信號的高頻分量。介電損耗是由板層之間介質材料的電容效應所造成的。趨膚效應與(yu) 頻率的平方根成比例，而介電損耗與(yu) 頻率成比例；因此，介電損耗是高頻信號衰減的主要損耗機製。

　　數據速率越高，趨膚效應和介電損耗就越嚴(yan) 重。對1Gbps的係統，鏈路上信號電平的降低尚可接受，但在6Gbps的係統上就不能接受了。不過，現在的收發器具有發射器預加重(pre-emphasis)和接收器均衡(equalization)功能，可以補償(chang) 高頻信道的失真。它們(men) 還可增強信號完整性，放寬線跡長度的限製。這些信號調節技術延長了標準FR-4材料的壽命，能支持更高的數據率。由於(yu) FR-4材料中的信號衰減，在以6.375Gbps的速率工作時，允許的跡線長度被限製在幾英寸範圍。而預加重和均衡功能可以將之延長到40多英寸。

　　某些高性能FPGA中集成有可編程預加重及均衡功能，如Stratix II GX器件，故其能采用FR-4材料，並放寬最大跡線長度等版圖限製，降低電路板成本。預加重功能可有效提升信號的高頻分量。Stratix II GX中的4抽頭預加重電路能減小信號分量的散射(從(cong) 一位擴散到另一位的空間)。預加重電路可提供最大500%的預加重，根據數據率、跡線長度和鏈路特性，每個(ge) 抽頭可被優(you) 化到最大16級。

　　Stratix II GX接收器包含一個(ge) 增益級和線性均衡器，可補償(chang) 信號衰減。除了輸入增益級之外，該器件還讓電路板設計人員擁有最大17dB的均衡水平，可利用16個(ge) 均衡器級中的任意一級來克服板損耗的問題。均衡和預加重功能可用於(yu) 音樂(le) 會(hui) 環境或用於(yu) 單獨優(you) 化特定鏈路。

　　在係統運行時，或者是在其插入到背板或其它底盤之後進行卡配置時，設計人員可以改變Stratix II GX FPGA中的預加重和均衡級。這就給予了係統設計人員自動把預加重和均衡級設置為(wei) 預定值的靈活性。另外，根據板子被插入到底盤或背板上的哪一個(ge) 插槽，也可以動態確定這些值。

　　EMI問題和調試

　　印製電路板引起的電磁幹擾與(yu) 電流或電壓隨時間的變化，以及電路的串聯電感直接成比例。高效的電路板設計有可能把EMI最小化，但不一定完全消除。消除“入侵者”或“熱”信號，以及適當參考接地平麵發送信號，也有助於(yu) 減少EMI。最後，采用當今市場很常見的表麵貼裝元件也是減少EMI的一種方法。

　　調試和測試複雜的高速PCB設計已越來越困難，因為(wei) 某些傳(chuan) 統的板調試方法，比如測試探針和“針床式(Bed-of-nails)”測試儀(yi) ，可能不適用於(yu) 這些設計。這種新型的高速設計可以利用具有係統內(nei) 編程功能的JTAG測試工具和FPGA可能帶有的內(nei) 建自測試功能。設計人員應該使用相同的指導方針來設置JTAG測試時鍾輸入(TCK)信號作為(wei) 係統時鍾。此外，把一個(ge) 器件的測試數據輸出和另一個(ge) 器件的測試數據輸入之間的JTAG掃描鏈線跡長度減至最短也是相當重要的。

　　要利用嵌入式高速FPGA進行成功的設計，需要充沛的高速板設計實踐，以及對FPGA功能的充分了解，如引腳安排、電路板材料和堆疊、電路板布局，以及終端模式等的了解。內(nei) 建收發器的預加重 (pre-emphasis)和均衡功能的合理使用也很重要。上述幾點結合起來就可以實現一個(ge) 具有穩定的可製造性的可靠設計。所有這些因素的仔細考量，加上正確的仿真和分析，就可以把電路板原型中發生意外的可能性降至最小，並將有助於(yu) 減輕電路板開發項目的壓力。