導讀：芯片由集成電路經過設計、製造、封裝等一係列操作後形成，一般來說，集成電路更著重電路的設計和布局布線，而芯片更看重電路的集成、生產(chan) 和封裝這三大環節。但在日常生活中，“集成電路”和“芯片”兩(liang) 者常被當作同一概念使用。

複雜繁瑣的芯片設計流程

芯片製造的過程就如同用樂(le) 高蓋房子一樣，先有晶圓作為(wei) 地基，再層層往上疊的芯片製造流程後，就可產(chan) 出必要的 IC 芯片（這些會(hui) 在後麵介紹）。然而，沒有設計圖，擁有再強製造能力都沒有用，因此，建築師的角色相當重要。但是 IC 設計中的建築師究竟是誰呢？本文接下來要針對 IC 設計做介紹。

在 IC 生產(chan) 流程中，IC 多由專(zhuan) 業(ye) IC 設計公司進行規劃、設計，像是聯發科、高通、Intel 等知名大廠，都自行設計各自的 IC 芯片，提供不同規格、效能的芯片給下遊廠商選擇。因為(wei) IC 是由各廠自行設計，所以 IC 設計十分仰賴工程師的技術，工程師的素質影響著一間企業(ye) 的價(jia) 值。然而，工程師們(men) 在設計一顆 IC 芯片時，究竟有那些步驟？設計流程可以簡單分成如下。

設計第一步，訂定目標

在 IC 設計中，最重要的步驟就是規格製定。這個(ge) 步驟就像是在設計建築前，先決(jue) 定要幾間房間、浴室，有什麽(me) 建築法規需要遵守，在確定好所有的功能之後在進行設計，這樣才不用再花額外的時間進行後續修改。IC 設計也需要經過類似的步驟，才能確保設計出來的芯片不會(hui) 有任何差錯。

規格製定的第一步便是確定 IC 的目的、效能為(wei) 何，對大方向做設定。接著是察看有哪些協定要符合，像無線網卡的芯片就需要符合 IEEE 802.11 等規範，不然，這芯片將無法和市麵上的產(chan) 品相容，使它無法和其他設備連線。最後則是確立這顆 IC 的實作方法，將不同功能分配成不同的單元，並確立不同單元間連結的方法，如此便完成規格的製定。

設計完規格後，接著就是設計芯片的細節了。這個(ge) 步驟就像初步記下建築的規畫，將整體(ti) 輪廓描繪出來，方便後續製圖。在 IC 芯片中，便是使用硬體(ti) 描述語言（HDL）將電路描寫(xie) 出來。常使用的 HDL 有 Verilog、VHDL 等，藉由程式碼便可輕易地將一顆 IC 地功能表達出來。接著就是檢查程式功能的正確性並持續修改，直到它滿足期望的功能為(wei) 止。

▲ 32 bits 加法器的 Verilog 範例。

有了電腦，事情都變得容易

有了完整規畫後，接下來便是畫出平麵的設計藍圖。在 IC 設計中，邏輯合成這個(ge) 步驟便是將確定無誤的 HDL code，放入電子設計自動化工具（EDA tool），讓電腦將 HDL code 轉換成邏輯電路，產(chan) 生如下的電路圖。之後，反覆的確定此邏輯閘設計圖是否符合規格並修改，直到功能正確為(wei) 止。

▲ 控製單元合成後的結果。

最後，將合成完的程式碼再放入另一套 EDA tool，進行電路布局與(yu) 繞線（Place And Route）。在經過不斷的檢測後，便會(hui) 形成如下的電路圖。圖中可以看到藍、紅、綠、黃等不同顏色，每種不同的顏色就代表著一張光罩。至於(yu) 光罩究竟要如何運用呢？

▲ 常用的演算芯片- FFT 芯片，完成電路布局與(yu) 繞線的結果。

層層光罩，疊起一顆芯片

首先，目前已經知道一顆 IC 會(hui) 產(chan) 生多張的光罩，這些光罩有上下層的分別，每層有各自的任務。下圖為(wei) 簡單的光罩例子，以積體(ti) 電路中最基本的元件 CMOS 為(wei) 範例，CMOS 全名為(wei) 互補式金屬氧化物半導體(ti) （Complementary metal–oxide–semiconductor），也就是將 NMOS 和 PMOS 兩(liang) 者做結合，形成 CMOS。至於(yu) 什麽(me) 是金屬氧化物半導體(ti) （MOS）？這種在芯片中廣泛使用的元件比較難說明，一般讀者也較難弄清，在這裡就不多加細究。

下圖中，左邊就是經過電路布局與(yu) 繞線後形成的電路圖，在前麵已經知道每種顏色便代表一張光罩。右邊則是將每張光罩攤開的樣子。製作是，便由底層開始，依循上一篇 IC 芯片的製造中所提的方法，逐層製作，最後便會(hui) 產(chan) 生期望的芯片了。

至此，對於(yu) IC 設計應該有初步的了解，整體(ti) 看來就很清楚 IC 設計是一門非常複雜的專(zhuan) 業(ye) ，也多虧(kui) 了電腦輔助軟體(ti) 的成熟，讓 IC 設計得以加速。IC 設計廠十分依賴工程師的智慧，這裡所述的每個(ge) 步驟都有其專(zhuan) 門的知識，皆可獨立成多門專(zhuan) 業(ye) 的課程，像是撰寫(xie) 硬體(ti) 描述語言就不單純的隻需要熟悉程式語言，還需要了解邏輯電路是如何運作、如何將所需的演算法轉換成程式、合成軟體(ti) 是如何將程式轉換成邏輯閘等問題。

什麽(me) 是晶圓？

在半導體(ti) 的新聞中，總是會(hui) 提到以尺寸標示的晶圓廠，如 8 寸或是 12 寸晶圓廠，然而，所謂的晶圓到底是什麽(me) 東(dong) 西？其中 8 寸指的是什麽(me) 部分？要產(chan) 出大尺寸的晶圓製造又有什麽(me) 難度呢？以下將逐步介紹半導體(ti) 最重要的基礎——「晶圓」到底是什麽(me) 。

晶圓（wafer），是製造各式電腦芯片的基礎。我們(men) 可以將芯片製造比擬成用樂(le) 高積木蓋房子，藉由一層又一層的堆疊，完成自己期望的造型（也就是各式芯片）。然而，如果沒有良好的地基，蓋出來的房子就會(hui) 歪來歪去，不合自己所意，為(wei) 了做出完美的房子，便需要一個(ge) 平穩的基板。對芯片製造來說，這個(ge) 基板就是接下來將描述的晶圓。

（Souse：Flickr/Jonathan Stewart CC BY 2.0）

首先，先回想一下小時候在玩樂(le) 高積木時，積木的表麵都會(hui) 有一個(ge) 一個(ge) 小小圓型的凸出物，藉由這個(ge) 構造，我們(men) 可將兩(liang) 塊積木穩固的疊在一起，且不需使用膠水。芯片製造，也是以類似這樣的方式，將後續添加的原子和基板固定在一起。因此，我們(men) 需要尋找表麵整齊的基板，以滿足後續製造所需的條件。

在固體(ti) 材料中，有一種特殊的晶體(ti) 結構──單晶（Monocrystalline）。它具有原子一個(ge) 接著一個(ge) 緊密排列在一起的特性，可以形成一個(ge) 平整的原子表層。因此，采用單晶做成晶圓，便可以滿足以上的需求。然而，該如何產(chan) 生這樣的材料呢，主要有二個(ge) 步驟，分別為(wei) 純化以及拉晶，之後便能完成這樣的材料。

如何製造單晶的晶圓

純化分成兩(liang) 個(ge) 階段，第一步是冶金級純化，此一過程主要是加入碳，以氧化還原的方式，將氧化矽轉換成 98% 以上純度的矽。大部份的金屬提煉，像是鐵或銅等金屬，皆是采用這樣的方式獲得足夠純度的金屬。但是，98% 對於(yu) 芯片製造來說依舊不夠，仍需要進一步提升。因此，將再進一步采用西門子製程（Siemens process）作純化，如此，將獲得半導體(ti) 製程所需的高純度多晶矽。

▲ 矽柱製造流程（Source： Wikipedia）

接著，就是拉晶的步驟。首先，將前麵所獲得的高純度多晶矽融化，形成液態的矽。之後，以單晶的矽種（seed）和液體(ti) 表麵接觸，一邊旋轉一邊緩慢的向上拉起。至於(yu) 為(wei) 何需要單晶的矽種，是因為(wei) 矽原子排列就和人排隊一樣，會(hui) 需要排頭讓後來的人該如何正確的排列，矽種便是重要的排頭，讓後來的原子知道該如何排隊。最後，待離開液麵的矽原子凝固後，排列整齊的單晶矽柱便完成了。

▲ 單晶矽柱（Souse：Wikipedia）

然而，8寸、12寸又代表什麽(me) 東(dong) 西呢？他指的是我們(men) 產(chan) 生的晶柱，長得像鉛筆筆桿的部分，表麵經過處理並切成薄圓片後的直徑。至於(yu) 製造大尺寸晶圓又有什麽(me) 難度呢？如前麵所說，晶柱的製作過程就像是在做棉花糖一樣，一邊旋轉一邊成型。有製作過棉花糖的話，應該都知道要做出大而且紮實的棉花糖是相當困難的，而拉晶的過程也是一樣，旋轉拉起的速度以及溫度的控製都會(hui) 影響到晶柱的品質。也因此，尺寸愈大時，拉晶對速度與(yu) 溫度的要求就更高，因此要做出高品質 12 寸晶圓的難度就比 8 寸晶圓還來得高。

隻是，一整條的矽柱並無法做成芯片製造的基板，為(wei) 了產(chan) 生一片一片的矽晶圓，接著需要以鑽石刀將矽晶柱橫向切成圓片，圓片再經由拋光便可形成芯片製造所需的矽晶圓。經過這麽(me) 多步驟，芯片基板的製造便大功告成，下一步便是堆疊房子的步驟，也就是芯片製造。至於(yu) 該如何製作芯片呢？

層層堆疊打造的芯片

在介紹過矽晶圓是什麽(me) 東(dong) 西後，同時，也知道製造 IC 芯片就像是用樂(le) 高積木蓋房子一樣，藉由一層又一層的堆疊，創造自己所期望的造型。然而，蓋房子有相當多的步驟，IC 製造也是一樣，製造 IC 究竟有哪些步驟？本文將將就 IC 芯片製造的流程做介紹。

在開始前，我們(men) 要先認識 IC 芯片是什麽(me) 。IC，全名積體(ti) 電路（Integrated Circuit），由它的命名可知它是將設計好的電路，以堆疊的方式組合起來。藉由這個(ge) 方法，我們(men) 可以減少連接電路時所需耗費的麵積。下圖為(wei) IC 電路的 3D 圖，從(cong) 圖中可以看出它的結構就像房子的樑和柱，一層一層堆疊，這也就是為(wei) 何會(hui) 將 IC 製造比擬成蓋房子。

▲ IC 芯片的 3D 剖麵圖。（Source：Wikipedia）

從(cong) 上圖中 IC 芯片的 3D 剖麵圖來看，底部深藍色的部分就是上一篇介紹的晶圓，從(cong) 這張圖可以更明確的知道，晶圓基板在芯片中扮演的角色是何等重要。至於(yu) 紅色以及土黃色的部分，則是於(yu) IC 製作時要完成的地方。

首先，在這裡可以將紅色的部分比擬成高樓中的一樓大廳。一樓大廳，是一棟房子的門戶，出入都由這裡，在掌握交通下通常會(hui) 有較多的機能性。因此，和其他樓層相比，在興(xing) 建時會(hui) 比較複雜，需要較多的步驟。在 IC 電路中，這個(ge) 大廳就是邏輯閘層，它是整顆 IC 中最重要的部分，藉由將多種邏輯閘組合在一起，完成功能齊全的 IC 芯片。

黃色的部分，則像是一般的樓層。和一樓相比，不會(hui) 有太複雜的構造，而且每層樓在興(xing) 建時也不會(hui) 有太多變化。這一層的目的，是將紅色部分的邏輯閘相連在一起。之所以需要這麽(me) 多層，是因為(wei) 有太多線路要連結在一起，在單層無法容納所有的線路下，就要多疊幾層來達成這個(ge) 目標了。在這之中，不同層的線路會(hui) 上下相連以滿足接線的需求。

分層施工，逐層架構

知道 IC 的構造後，接下來要介紹該如何製作。試想一下，如果要以油漆噴罐做精細作圖時，我們(men) 需先割出圖形的遮蓋板，蓋在紙上。接著再將油漆均勻地噴在紙上，待油漆乾後，再將遮板拿開。不斷的重複這個(ge) 步驟後，便可完成整齊且複雜的圖形。製造 IC 就是以類似的方式，藉由遮蓋的方式一層一層的堆疊起來。

製作 IC 時，可以簡單分成以上 4 種步驟。雖然實際製造時，製造的步驟會(hui) 有差異，使用的材料也有所不同，但是大體(ti) 上皆采用類似的原理。這個(ge) 流程和油漆作畫有些許不同，IC 製造是先塗料再加做遮蓋，油漆作畫則是先遮蓋再作畫。以下將介紹各流程。

金屬濺鍍：將欲使用的金屬材料均勻灑在晶圓片上，形成一薄膜。

塗布光阻：先將光阻材料放在晶圓片上，透過光罩（光罩原理留待下次說明），將光束打在不要的部分上，破壞光阻材料結構。接著，再以化學藥劑將被破壞的材料洗去。

蝕刻技術：將沒有受光阻保護的矽晶圓，以離子束蝕刻。

光阻去除：使用去光阻液皆剩下的光阻溶解掉，如此便完成一次流程。

最後便會(hui) 在一整片晶圓上完成很多 IC 芯片，接下來隻要將完成的方形 IC 芯片剪下，便可送到封裝廠做封裝，至於(yu) 封裝廠是什麽(me) 東(dong) 西？就要待之後再做說明囉。

▲ 各種尺寸晶圓的比較。（Source：Wikipedia）

納米製程是什麽(me) ？

三星以及台積電在先進半導體(ti) 製程打得相當火熱，彼此都想要在晶圓代工中搶得先機以爭(zheng) 取訂單，幾乎成了 14 納米與(yu) 16 納米之爭(zheng) ，然而 14 納米與(yu) 16 納米這兩(liang) 個(ge) 數字的究竟意義(yi) 為(wei) 何，指的又是哪個(ge) 部位？而在縮小製程後又將來帶來什麽(me) 好處與(yu) 難題？以下我們(men) 將就納米製程做簡單的說明。

納米到底有多細微？

在開始之前，要先了解納米究竟是什麽(me) 意思。在數學上，納米是 0.000000001 公尺，但這是個(ge) 相當差的例子，畢竟我們(men) 隻看得到小數點後有很多個(ge) 零，卻沒有實際的感覺。如果以指甲厚度做比較的話，或許會(hui) 比較明顯。

用尺規實際測量的話可以得知指甲的厚度約為(wei) 0.0001 公尺（0.1 毫米），也就是說試著把一片指甲的側(ce) 麵切成 10 萬(wan) 條線，每條線就約等同於(yu) 1 納米，由此可略為(wei) 想像得到 1 納米是何等的微小了。

知道納米有多小之後，還要理解縮小製程的用意，縮小電晶體(ti) 的最主要目的，就是可以在更小的芯片中塞入更多的電晶體(ti) ，讓芯片不會(hui) 因技術提升而變得更大；其次，可以增加處理器的運算效率；再者，減少體(ti) 積也可以降低耗電量；最後，芯片體(ti) 積縮小後，更容易塞入行動裝置中，滿足未來輕薄化的需求。

再回來探究納米製程是什麽(me) ，以 14 納米為(wei) 例，其製程是指在芯片中，線最小可以做到 14 納米的尺寸，下圖為(wei) 傳(chuan) 統電晶體(ti) 的長相，以此作為(wei) 例子。縮小電晶體(ti) 的最主要目的就是為(wei) 了要減少耗電量，然而要縮小哪個(ge) 部分才能達到這個(ge) 目的？左下圖中的 L 就是我們(men) 期望縮小的部分。藉由縮小閘極長度，電流可以用更短的路徑從(cong) Drain 端到 Source 端（有興(xing) 趣的話可以利用 Google 以 MOSFET 搜尋，會(hui) 有更詳細的解釋）。

（Source：www.slideshare.net）

此外，電腦是以 0 和 1 作運算，要如何以電晶體(ti) 滿足這個(ge) 目的呢？做法就是判斷電晶體(ti) 是否有電流流通。當在 Gate 端（綠色的方塊）做電壓供給，電流就會(hui) 從(cong) Drain 端到 Source 端，如果沒有供給電壓，電流就不會(hui) 流動，這樣就可以表示 1 和 0。（至於(yu) 為(wei) 什麽(me) 要用 0 和 1 作判斷，有興(xing) 趣的話可以去查布林代數，我們(men) 是使用這個(ge) 方法作成電腦的）

尺寸縮小有其物理限製

不過，製程並不能無限製的縮小，當我們(men) 將電晶體(ti) 縮小到 20 納米左右時，就會(hui) 遇到量子物理中的問題，讓電晶體(ti) 有漏電的現象，抵銷縮小 L 時獲得的效益。作為(wei) 改善方式，就是導入 FinFET（Tri-Gate）這個(ge) 概念，如右上圖。在 Intel 以前所做的解釋中，可以知道藉由導入這個(ge) 技術，能減少因物理現象所導致的漏電現象。

（Source：www.slideshare.net）

更重要的是，藉由這個(ge) 方法可以增加 Gate 端和下層的接觸麵積。在傳(chuan) 統的做法中（左上圖），接觸麵隻有一個(ge) 平麵，但是采用 FinFET（Tri-Gate）這個(ge) 技術後，接觸麵將變成立體(ti) ，可以輕易的增加接觸麵積，這樣就可以在保持一樣的接觸麵積下讓 Source-Drain 端變得更小，對縮小尺寸有相當大的幫助。

最後，則是為(wei) 什麽(me) 會(hui) 有人說各大廠進入 10 納米製程將麵臨(lin) 相當嚴(yan) 峻的挑戰，主因是 1 顆原子的大小大約為(wei) 0.1 納米，在 10 納米的情況下，一條線隻有不到 100 顆原子，在製作上相當困難，而且隻要有一個(ge) 原子的缺陷，像是在製作過程中有原子掉出或是有雜質，就會(hui) 產(chan) 生不知名的現象，影響產(chan) 品的良率。

如果無法想像這個(ge) 難度，可以做個(ge) 小實驗。在桌上用 100 個(ge) 小珠子排成一個(ge) 10×10 的正方形，並且剪裁一張紙蓋在珠子上，接著用小刷子把旁邊的的珠子刷掉，最後使他形成一個(ge) 10×5 的長方形。這樣就可以知道各大廠所麵臨(lin) 到的困境，以及達成這個(ge) 目標究竟是多麽(me) 艱巨。

隨著三星以及台積電在近期將完成 14 納米、16 納米 FinFET 的量產(chan) ，兩(liang) 者都想爭(zheng) 奪 Apple 下一代的 iphoness 芯片代工，我們(men) 將看到相當精彩的商業(ye) 競爭(zheng) ，同時也將獲得更加省電、輕薄的手機，要感謝摩爾定律所帶來的好處呢。

告訴你什麽(me) 是封裝

經過漫長的流程，從(cong) 設計到製造，終於(yu) 獲得一顆 IC 芯片了。然而一顆芯片相當小且薄，如果不在外施加保護，會(hui) 被輕易的刮傷(shang) 損壞。此外，因為(wei) 芯片的尺寸微小，如果不用一個(ge) 較大尺寸的外殼，將不易以人工安置在電路板上。因此，本文接下來要針對封裝加以描述介紹。

目前常見的封裝有兩(liang) 種，一種是電動玩具內(nei) 常見的，黑色長得像蜈蚣的 DIP 封裝，另一為(wei) 購買(mai) 盒裝 CPU 時常見的 BGA 封裝。至於(yu) 其他的封裝法，還有早期 CPU 使用的 PGA（Pin Grid Array；Pin Grid Array）或是 DIP 的改良版 QFP（塑料方形扁平封裝）等。因為(wei) 有太多種封裝法，以下將對 DIP 以及 BGA 封裝做介紹。

傳(chuan) 統封裝，曆久不衰

首先要介紹的是雙排直立式封裝（Dual Inline Package；DIP），從(cong) 下圖可以看到采用此封裝的 IC 芯片在雙排接腳下，看起來會(hui) 像條黑色蜈蚣，讓人印象深刻，此封裝法為(wei) 最早采用的 IC 封裝技術，具有成本低廉的優(you) 勢，適合小型且不需接太多線的芯片。但是，因為(wei) 大多采用的是塑料，散熱效果較差，無法滿足現行高速芯片的要求。因此，使用此封裝的，大多是曆久不衰的芯片，如下圖中的 OP741，或是對運作速度沒那麽(me) 要求且芯片較小、接孔較少的 IC 芯片。

▲ 左圖的 IC 芯片為(wei) OP741，是常見的電壓放大器。右圖為(wei) 它的剖麵圖，這個(ge) 封裝是以金線將芯片接到金屬接腳（Leadframe）。（Source ：左圖 Wikipedia、右圖 Wikipedia）

至於(yu) 球格陣列（Ball Grid Array，BGA）封裝，和 DIP 相比封裝體(ti) 積較小，可輕易的放入體(ti) 積較小的裝置中。此外，因為(wei) 接腳位在芯片下方，和 DIP 相比，可容納更多的金屬接腳

相當適合需要較多接點的芯片。然而，采用這種封裝法成本較高且連接的方法較複雜，因此大多用在高單價(jia) 的產(chan) 品上。

▲ 左圖為(wei) 采用 BGA 封裝的芯片。右圖為(wei) 使用覆晶封裝的 BGA 示意圖。（Source： 左圖 Wikipedia）

行動裝置興(xing) 起，新技術躍上舞台

然而，使用以上這些封裝法，會(hui) 耗費掉相當大的體(ti) 積。像現在的行動裝置、穿戴裝置等，需要相當多種元件，如果各個(ge) 元件都獨立封裝，組合起來將耗費非常大的空間，因此目前有兩(liang) 種方法，可滿足縮小體(ti) 積的要求，分別為(wei) SoC（System On Chip）以及 SiP（System In Packet）。

在智慧型手機剛興(xing) 起時，在各大財經雜誌上皆可發現 SoC 這個(ge) 名詞，然而 SoC 究竟是什麽(me) 東(dong) 西？簡單來說，就是將原本不同功能的 IC，整合在一顆芯片中。藉由這個(ge) 方法，不單可以縮小體(ti) 積，還可以縮小不同 IC 間的距離，提升芯片的計算速度。至於(yu) 製作方法，便是在 IC 設計階段時，將各個(ge) 不同的 IC 放在一起，再透過先前介紹的設計流程，製作成一張光罩。

然而，SoC 並非隻有優(you) 點，要設計一顆 SoC 需要相當多的技術配合。IC 芯片各自封裝時，各有封裝外部保護，且 IC 與(yu) IC 間的距離較遠，比較不會(hui) 發生交互幹擾的情形。但是，當將所有 IC 都包裝在一起時，就是噩夢的開始。IC 設計廠要從(cong) 原先的單純設計 IC，變成了解並整合各個(ge) 功能的 IC，增加工程師的工作量。此外，也會(hui) 遇到很多的狀況，像是通訊芯片的高頻訊號可能會(hui) 影響其他功能的 IC 等情形。

此外，SoC 還需要獲得其他廠商的 IP（intellectual property）授權，才能將別人設計好的元件放到 SoC 中。因為(wei) 製作 SoC 需要獲得整顆 IC 的設計細節，才能做成完整的光罩，這同時也增加了 SoC 的設計成本。或許會(hui) 有人質疑何不自己設計一顆就好了呢？因為(wei) 設計各種 IC 需要大量和該 IC 相關(guan) 的知識，隻有像 Apple 這樣多金的企業(ye) ，才有預算能從(cong) 各知名企業(ye) 挖角頂尖工程師，以設計一顆全新的 IC，透過合作授權還是比自行研發劃算多了。

折衷方案，SiP 現身

作為(wei) 替代方案，SiP 躍上整合芯片的舞台。和 SoC 不同，它是購買(mai) 各家的 IC，在最後一次封裝這些 IC，如此便少了 IP 授權這一步，大幅減少設計成本。此外，因為(wei) 它們(men) 是各自獨立的 IC，彼此的幹擾程度大幅下降。

▲ Apple Watch 采用 SiP 技術將整個(ge) 電腦架構封裝成一顆芯片，不單滿足期望的效能還縮小體(ti) 積，讓手錶有更多的空間放電池。（Source：Apple 官網）

采用 SiP 技術的產(chan) 品，最著名的非 Apple Watch 莫屬。因為(wei) Watch 的內(nei) 部空間太小，它無法采用傳(chuan) 統的技術，SoC 的設計成本又太高，SiP 成了首要之選。藉由 SiP 技術，不單可縮小體(ti) 積，還可拉近各個(ge) IC 間的距離，成為(wei) 可行的折衷方案。下圖便是 Apple Watch 芯片的結構圖，可以看到相當多的 IC 包含在其中。

▲ Apple Watch 中采用 SiP 封裝的 S1 芯片內(nei) 部配置圖。（Source：chipworks）

完成封裝後，便要進入測試的階段，在這個(ge) 階段便要確認封裝完的 IC 是否有正常的運作，正確無誤之後便可出貨給組裝廠，做成我們(men) 所見的電子產(chan) 品。至此，半導體(ti) 產(chan) 業(ye) 便完成了整個(ge) 生產(chan) 的任務。