3係統設計

　　 整個(ge) 係統由兩(liang) 部分構成：數據采集模塊，數據處理模塊。

　　3.1 CCD相機數據采集模塊

　　在設計中采用ATMEl公司的AViiVA M2 CL相機，該相機采用Cameralink接口，Cameralink技術的核心是美國NS(National Semiconductor)提出的一種高速數據傳(chuan) 輸方法—Channel Link技術，該技術主要用於(yu) 數字圖像數據的高速傳(chuan) 輸，采用LVDS信號模式，LVDS低電壓擺幅差分模式具有高速傳(chuan) 輸數據時交叉幹擾小、EMI 幹擾小等優(you) 點，最高傳(chuan) 輸率可達2.38Gb/s。該相機的接口定義(yi) 為(wei) ：四對LVDS線，用來做FPGA對相機的控製；兩(liang) 對LVDS線，用於(yu) 相機和FPGA 之間的通信，速度可達9600波特率；四對LVDS線，用於(yu) 輸出數據和數據的位同步、幀同步信號。選用XC3S400型的FPGA，它具有豐(feng) 富的接口標準尤其是支持LVDS 信號標準，可與(yu) Cameralink接口的相機直接連接。相機工作方式的設置由FPGA基於(yu) RS-232協議串行通信來實現，采用全雙工，沒有握手信號的異步串行方式，波特率固定在9600Hz，每幀數據由一個(ge) 起始位，8個(ge) 數據位，一個(ge) 停止位組成。相機的積分時間和輸出增益都是可以根據需要設置為(wei) 不同的值。對於(yu) 相機工作的觸發方式由FPGA外部觸發，做到FPGA與(yu) 相機共用同一個(ge) 全局時鍾。

　　在數據的采集過程中，數據傳(chuan) 送的同步信號由 STROBE引腳產(chan) 生，當數據在一個(ge) 數據區存滿時，通過LVAL引腳通知FPGA 轉到另一數據存儲(chu) 區。圖2 給出了數據采集的時序圖。其中CLK_IN是由FPGA的內(nei) 核數字時鍾管理模塊DCM 來實現倍頻得到。在時鍾控製和管理方麵DCM比DLL功能更強大,使用更靈活。DCM的主要功能包括消除時鍾時延、頻率綜合和時鍾相位的調整。在本設計中對輸入時鍾STROBE作8倍頻處理，以實現數據一轉八串並轉換的鎖存輸出。#p#分頁標題#e#

　　高速采集程序的設計主要有接口匹配、采集狀態機和數據存儲(chu) 三部分。在接口匹配中由於(yu) LVDS 的輸入與(yu) 輸出都是內(nei) 匹配的,所以LVDS 間可直接連接。在FPGA 內(nei) ,需對差分輸入時鍾緩衝(chong) 器(IBUFDS)、差分輸入的全局時鍾緩衝(chong) 器(IBUFGDS)和差分輸出時鍾緩衝(chong) 器(OBUFDS) 例化。

　　FPGA 的部分代碼如下:
component IBUFDS - - 差分輸入時鍾緩衝(chong) 器( IBUFDS)
port (O : out STD_ULOG;
I : in STD_ULOGIC;
IB : in STD_ULOGIC) ;
end component ;
IBUFDS_INSTANCE_NAME: IBUFDS
port map (O=>user_O,I=> user_I,IB =>user_IB) ;

　　3.2數據處理模塊

　　Spartan3係列FPGA有豐(feng) 富的乘法器資源，在不使用任何優(you) 化算法的情況下每一個(ge) 蝶形運算需要4個(ge) 實數乘法器，因此在FPGA中每個(ge) 蝶形運算可以用 4個(ge) 乘法器在一個(ge) 時鍾周期內(nei) 完成。豐(feng) 富的RAM資源便於(yu) 實現數據的流水操作，即對於(yu) 輸入、輸出數據以及中間變量可以開辟不同的存儲(chu) 區，例如當計算第i組數據時，第i-1組計算結果正在輸出，第i+1組數據正在輸入。

　　由於(yu) 在FFT運算中必然產(chan) 生複數，因此為(wei) 使計算方便，在設計之初就將FFT變換器的數據輸入口分為(wei) 實數和虛數。1024點複數FFT運算，按照基-2頻率抽取運算分成10級，每級包括1個(ge) 雙端RAM，1個(ge) 地址發生器，一個(ge) ROM用於(yu) 存儲(chu) 旋轉因子表，1個(ge) 蝶形運算單元,2個(ge) 選擇緩衝(chong) 單元。為(wei) 了簡化地址單元電路,將複數數據的實部虛部組合成一個(ge) 數據存儲(chu) 在RAM中。由於(yu) 使用雙口RAM ,當一個(ge) 存儲(chu) 單元中的數據讀出做運算時,該存儲(chu) 單元就能夠存儲(chu) 上一級來的數據,因此這種結構的FFT 可以進行流水線操作,能夠對信號樣本進行實時連續的運算。選擇緩衝(chong) 器的用途是拉齊數據,將RAM 輸出的2個(ge) 複數數據拆成4個(ge) 實數數據輸入到蝶形運算單元,完成蝶形運算後的數據進入選擇緩衝(chong) 器組合成2個(ge) 複數數據輸出。

　　可見複數乘法需要的實數乘法由原來的4個(ge) 變為(wei) 3個(ge) ，式中  因子可作為(wei) 常數存入ROM，這樣複數乘法隻需3個(ge) 實數乘法3個(ge) 實數加法就可完成。由上述算法編程得到的蝶形變換器經綜合後生成的原理圖如圖３所示。原理圖中clk是時鍾輸入引腳；X_re,X_im,Y_re,Y_im分別是複數X，Y的實部和虛部；Cin代表 ；cms和cps分別表示 和 ;out1_re,out1_im,out2_re,out2_im代表蝶形變換後兩(liang) 個(ge) 輸出數據的實部和虛部。

　地址產(chan) 生及控製單元對整個(ge) 參與(yu) FFT運算的數據的存儲(chu) 、讀寫(xie) 時序進行控製，是 FFT 運算器的重要組成部分。地址產(chan) 生及控製單元將要產(chan) 生每一階運算單元輸入數據的讀寫(xie) 地址、存儲(chu) 器的讀寫(xie) 、使能等控製信號，同時還要產(chan) 生旋轉因子係數的讀出地址，將配對的數據和旋轉因子係數按序送入蝶形運算單元，從(cong) 而實現每一階的蝶形運算。地址產(chan) 生及控製單元的設計方法主要是利用有限狀態機進行設計。針對每一階運算單元的運算過程劃分成不同的狀態，不同的狀態下輸出不同的數據地址和控製信號。

　　表1列出了計算一幀1024點FFT占用FPGA內(nei) 部資源的情況。經後仿真時序分析，該激光告警係統在係統時鍾為(wei) 50MHz的情況下,完成一幀1024點 FFT隻需110μs,加上數據載入時間和數據讀取時間隻需230μs,滿足實時處理的要求。從(cong) 表中可以看出, FFT子模塊完成後, FPGA還有大量資源可以利用,因此剩餘(yu) 資源可用於(yu) 采集模塊,從(cong) 而在一塊芯片上完成多種功能,有效減少了激光告警機的體(ti) 積。

　　在信號處理前直接對FPGA的輸入信號用Matlab仿真的頻譜如圖4，可見激光信號的波長峰值在523nm附近，數據在FPGA中進行FFT之後輸出的數據經過倒序後得到的頻譜結果如圖5，對比兩(liang) 圖可知FPGA輸出與(yu) Matlab仿真結果基本相同，從(cong) 而驗證了告警係統的正確性。 #p#分頁標題#e#

　　4 總結

　　本文介紹了為(wei) 激光告警機探測目標激光的波長所開發的CCD相機信號采集與(yu) 快速處理係統設備的設計。該係統利用FPGＡ實現對Atmel公司的AViiVA M2 CL型線陣CCD相機輸出數據的采集與(yu) 處理，電路簡單，可靠性強，充分利用了FPGA支持多信號標準、支持流水作業(ye) 工作模式、內(nei) 設塊存儲(chu) 器等特點。

　　本文作者創新點：在電路設計方麵：擺脫了以往Cameralink接口型相機在與(yu) 信號處理器進行通信時必須在相機和處理器之間加入電平轉換芯片的做法，充分利用了FPGA支持LVDS電平的優(you) 勢，從(cong) 而減小了告警係統的電路體(ti) 積和複雜度，在硬件方麵提高了係統的可靠性。在程序設計方麵：充分利用FPGA內(nei) 部 RAM資源，多處用到FIFO存儲(chu) 器，以流水作業(ye) 為(wei) 手段，縮短了係統響應時間。